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这是一个关于eda软件PPT课件，包括了概述，VHDL设计初步，Quartus II应用向导，VHDL设计进阶，VHDL结构与要素，VHDL基本语句等内容。EDA技术实用教程 ——VHDL版信息技术学院 通信工程系课程相关考核方式：考查 课程类型：专业选修课（任选）课程教学学时总学时数：40学时学时分配：课堂讲授32学时；实验课8学时考试方式课堂平时（出勤）10% 考试（闭卷）60% 实验（报告）30% 课堂要求纪律不迟到，不早退作业提问课程相关基本教材： 潘松、黄继业，EDA技术实用教程——VHDL，科学出版社，2010 目的要求本课程是通信类专业的一门很有实用性的技术课程。本课程旨在使学生了解以硬件描述语言为基础的数字系统设计的基本方法，熟悉现代数字系统的设计工具，通过教学使学生掌握数字系统自上而下的设计方法，通过对多个电子系统实例的学习和设计，使学生能够独立进行中等难度数字系统的设计，为进行应用系统设计和解决实际问题打下基础重点难点 VHDL程序的基本结构，利用VHDL进行程序设计，逻辑电路时序设计，现代电子系统设计方法，EDA软件的熟练使用。第1章 概述 1.1 EDA技术及其发展 1.EDA概念 EDA（Electronic Design Automation）在EDA工具软件平台上，对硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动完成逻辑化简、逻辑分割、逻辑综合、结构综合，以及逻辑优化和仿真测试等功能，实现电子线路系统功能。第1章 概述 1.1 EDA技术及其发展，欢迎点击下载eda软件PPT课件。

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EDA技术实用教程 ——VHDL版信息技术学院 通信工程系课程相关考核方式：考查 课程类型：专业选修课（任选）课程教学学时总学时数：40学时学时分配：课堂讲授32学时；实验课8学时考试方式课堂平时（出勤）10% 考试（闭卷）60% 实验（报告）30% 课堂要求纪律不迟到，不早退作业提问课程相关基本教材： 潘松、黄继业，EDA技术实用教程——VHDL，科学出版社，2010 目的要求本课程是通信类专业的一门很有实用性的技术课程。本课程旨在使学生了解以硬件描述语言为基础的数字系统设计的基本方法，熟悉现代数字系统的设计工具，通过教学使学生掌握数字系统自上而下的设计方法，通过对多个电子系统实例的学习和设计，使学生能够独立进行中等难度数字系统的设计，为进行应用系统设计和解决实际问题打下基础重点难点 VHDL程序的基本结构，利用VHDL进行程序设计，逻辑电路时序设计，现代电子系统设计方法，EDA软件的熟练使用。第1章 概述 1.1 EDA技术及其发展 1.EDA概念 EDA（Electronic Design Automation）在EDA工具软件平台上，对硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动完成逻辑化简、逻辑分割、逻辑综合、结构综合，以及逻辑优化和仿真测试等功能，实现电子线路系统功能。第1章 概述 1.1 EDA技术及其发展 1.EDA概念简单来说，用硬件描述语言HDL和EDA软件完成对硬件功能的实现 第1章 概述 1.1 EDA技术及其发展 2. EDA发展阶段 20世纪70年代：CAD(计算机辅助设计)，计算机代替手工 20世纪80年代：CAE(计算机辅助工程)，出现FPGA 20世纪90年代：EDA(电子设计自动化)，标准硬件描述语言HDL成熟 21世纪自主知识产权IP成为可能 EDA软件不断推出更大规模的FPGA和CPLD器件不断推出 …… 第1章 概述 1.2 EDA技术实现目标最终目标：完成专用集成电路ASIC和印制电路板PCB的设计 1.专用集成电路ASIC 可编程逻辑器件FPGA&CPLD：直接面向用户，灵活性半制定或全制定ASIC：用户提要求，厂家设计生产，出厂后用户不可更改门阵列ASIC 标准单元ASIC 全定制ASIC 混合ASIC：即面向用户可编程功能，又含有硬件标准单元模块 2.印制电路板PCB 第1章 概述 1.3 硬件描述语言HDL ※ 常用HDL：VHDL， Verilog HDL， System Verilog， System C VHDL（主流） 1983年，美国国防部创建 1987年，IEEE发布第一个标准IEEE1076 1993年，IEEE发布IEEE1076-1993标准硬件描述语言的业界标准之一相对于Verilog优势语法较严谨有很好的行为级描述能力和一定的系统描述能力相对于Verilog不足代码冗长对数据类型匹配严格对底层描述级别不支持 第1章 概述 1.3 硬件描述语言HDL（续） Verilog HDL （主流） 1983年创建 1995年，IEEE制定第一个标准，Verilog 1.0 2001年，IEEE制定第二个标准，Verilog 2.0 System Verilog 基于Verilog－2001 System C C++语言的硬件描述扩展 第1章 概述 1.4 HDL综合 1. 综合的概念将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配过程 2. 综合的过程自然语言综合：自然语言转换到Verilog HDL语言算法表述行为综合：从算法表述转换到寄存器传输级表述逻辑综合：从RTL级表述转换到逻辑门的表述结构综合：从逻辑门表述转换到版图级表述，或转换到FPGA的配置网表文件 第1章 概述 1.4 HDL综合编译器与综合的比较 第1章 概述 1.5 基于HDL的自顶向下的设计方法传统的电子设计技术手工设计自底向上低效、低可靠性、成本高昂现代电子设计技术自动设计基于EDA技术自顶向下设计 第1章 概述 1.5基于HDL的自顶向下的设计阶段 第1章 概述 1.6 EDA技术的优势大大降低设计成本，缩短设计周期各类库的支持简化了设计文档的管理设计者拥有完全的自主权设计语言标准化，设计成果通用性最大优势——自顶而上设计方案充分利用计算机的自动设计能力 第1章 概述 1.7 EDA设计流程 ※ 1.7.1 设计输入（原理图/HDL文本编辑） 1. 图形输入原理图输入：在EDA软件图形编辑界面上绘制完成特定功能的电路原理图状态图输入：在EDA软件状态编辑界面上绘制状态图波形图输入：根据输入和输出的时序波形图 2. HDL文本输入：最基本、最有效和最通用的输入方法 1.7.2 综合在EDA平台编辑输入HDL文本、原理图或状态图描述，依据给定的硬件结构，进行编译、转化，最终获得门级电路甚至更低层的电路描述网表文件。第1章 概述 1.7 EDA设计流程 ※ 1.7.3 适配功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件。 1.7.4 时序仿真和功能仿真时序仿真接近真实器件仿真，包含器件硬件特性参数，仿真度高功能仿真直接对逻辑功能进行测试，是否满足设计要求，不涉及具体器件的硬件特性 1.7.5 编程下载将适配生成的下载或配置文件，通过编辑器向FPGA或CPLD下载，进行硬件调试和验证 1.7.6 硬件测试将载入设计文件的硬件系统进行统一测试，最终验证，改进设计 第1章 概述 1.7 EDA设计流程 第1章 概述 1.9 常用EDA工具设计输入编辑器设计输入编辑器可以接受不同的设计输入表达方式，如原理图输入方式、状态图输入方式、波形输入方式以及HDL文本输入方式。由于HDL的输入方式是文本格式，所以它的输入要比原理图输入简单得多，用普通的文本编辑器即可完成。 HDL综合器 HDL综合器把可综合的Verilog/HDL语言转化成硬件电路网表时，一般要经过两个步骤：第一步是HDL综合器对Verilog/HDL进行分析处理，并将其转成相应的电路结构或模块；第二步是对实际实现的目标器件的结构进行优化。 第1章 概述 1.9 常用EDA工具仿真器（1）按仿真器对设计语言不同的处理方式分类，可分为编译型仿真器和解释型仿真器（2）按处理的硬件描述语言类型，HDL仿真器可分为VHDL仿真器、Verilog HDL仿真器、Mixed HDL仿真器和其他HDL仿真器。（3）按仿真电路描述级别不同，可分为系统级仿真、行为级仿真、RTL级仿真和门级时序仿真。（4）按仿真是否考虑硬件延时分类，可分为功能仿真和时序仿真。适配器适配器的任务是完成目标系统在器件上的布局布线。下载器下载器的功能是把设计下载到对应的实际器件，实现硬件设计。第1章 概述 1.10Quartus II 目前比较流行的数字系统EDA软件工具 Altera公司的MAX plusⅡ和QuartusII Quartus II是Alter提供的FPGA/CPLD开发集成环境 Alter 是世界上最大的可编程逻辑器件供应商之一； Quartus II在21世纪初推出，是MAX+plus II的更新换代产品； Quartus II设计工具完全支持Verilog/VHDL的设计流程，内部嵌有Verilog/VHDL逻辑综合器，Quartus II具备仿真功能，Quartus II包括模块化的编译器 Lattice公司的isp EXPERT Xilinx公司的Foundation和ISE 第1章 概述 1.10Quartus II 第1章 概述补充知识： Max+plusⅡ是Altera公司上一代的PLD开发软件，提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。 Max+plusⅡ界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。目前Altera已经停止开发MaxplusII，而转向QuartusII软件平台 第1章 概述 1.12 EDA技术发展趋势在一个芯片上完成系统级的集成已成为可能。可编程逻辑器件开始进入传统的ASIC市场。 EDA工具和IP核应用更为广泛。高性能的EDA工具得到长足的发展，其自动化和智能化程度不断提高，为嵌入式系统设计提供了功能强大的开发环境。计算机硬件平台性能大幅度提高，为复杂的SOC设计提供了物理基础。 第3章 VHDL设计初步 3.1 组合电路的VHDL描述 3.1.1 2选1多路选择器及其VHDL描述1 3.1 组合电路的VHDL描述 3.1.1 2选1多路选择器及其VHDL描述1 3.1 组合电路的VHDL描述 3.1.1 2选1多路选择器及其VHDL描述1 3.1 组合电路的VHDL描述 3.1.1 2选1多路选择器及其VHDL描述1 1.实体表达端口构成端口类型端口信号属性 3.1 组合电路的VHDL描述 3.1.1 2选1多路选择器及其VHDL描述1 2. 实体名是标识符，由设计者定，最好根据电路功能不应用数字或中文定义不应用与EDA软件工具库中定义好的元件名不能用数字起头 3.端口语句和端口信号号用端口语句PORT()引导结尾加分号; 3.1 组合电路的VHDL描述 3.1.1 2选1多路选择器及其VHDL描述1 4.端口模式 IN:输入端口，单向只读 OUT：输出端口，单向输出 INOUT：双向端口，输入输出 BUFFER：缓冲端口，允许反馈(使用较少) 5.数据类型 INTEGER类型 BOOLEAN类型 STD_LOGIC类型 BIT类型：‘1’和‘0’ 3.1 组合电路的VHDL描述 3.1.1 2选1多路选择器及其VHDL描述1 6.结构体表达说明语句说明和定义数据对象、数据类型、元件调用声明并非必需功能描述语句必需 3.1 组合电路的VHDL描述 3.1.1 2选1多路选择器及其VHDL描述1 7.赋值符号和数据比较符号赋值符号”<＝”两边信号类型必须一致数据比较符号“＝”输出结果是布尔数据类型，取值分别为TRUE真和FALSE伪 8. WHEN_ELSE条件信号赋值语句第一个句子具有最高赋值优先级 3.1 组合电路的VHDL描述 3.1.1 2选1多路选择器及其VHDL描述1 9.关键词 VHDL中预定义的有特殊含义的词语不能用来作标识符关键字敏感（特定颜色）大小写不敏感 10.标识符用户自定义不分大小写 3.1 组合电路的VHDL描述 3.1.1 2选1多路选择器及其VHDL描述1 11.规范的程序书写格式最顶层ENTITY_END ENTITY实体描述语句在最左侧低一层次描述语句向右靠一个TAB键同一语句关键词要对齐 12.文件取名和存盘由设计者给定，但文件后缀扩展名“.vhd” 建议文件名与模块名一致大小写不敏感不要存在根目录和桌面上 3.1 组合电路的VHDL描述 3.1.2 2选1多路选择器及其VHDL描述2 3.1 组合电路的VHDL描述 3.1.2 2选1多路选择器及其VHDL描述2 1.逻辑操作符 3.1 组合电路的VHDL描述 3.1.2 2选1多路选择器及其VHDL描述2 2.标准逻辑位数据类型STD_LOGIC BIT数据类型 STD_LOGIC数据类型 3.1 组合电路的VHDL描述 3.1.2 2选1多路选择器及其VHDL描述2 3.设计库和标准程序包 4.信号定义和数据对象信号定义内部节点信号，暂存数据节点，不必定义端口数据对象信号SIGNAL 变量VARIABLE 常量CONSTANT 3.1 组合电路的VHDL描述 3.1.3 2选1多路选择器及其VHDL描述3 3.1 组合电路的VHDL描述 3.1.3 2选1多路选择器及其VHDL描述3 1.条件语句 IF_THEN_ELSE IF语句必须以EDN_IF结束判别表达式可以是一个值，也可以是运算表达式 2.进程语句和顺序语句 PROCESS引导的语句是进程语句进程敏感信号表进程语句依赖敏感信号的变化所有进程语句是并行语句，任何一个进程语句属于顺序语句 3.1 组合电路的VHDL描述 3.1.4 半加器及其VHDL描述 3.1 组合电路的VHDL描述 3.1.4半加器及其VHDL描述 3.1 组合电路的VHDL描述 3.1.4半加器及其VHDL描述 3.1 组合电路的VHDL描述 3.1.4半加器及其VHDL描述 1. CASE语句 3.1 组合电路的VHDL描述 3.1.4半加器及其VHDL描述 1. CASE语句 WHEN条件句中的选择值或标识符所代表的值必须在CASE《表达式》的取值范围内，且数据类型必须匹配除非所有条件名的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件名的选择必须加上最后一句“WHEN OTHERS=><顺序语句>” CASE选择值只能出现一次，不允许有相同选择值的条件语句出现 CASE语句执行中必须选中，且只能选择中所列条件语句中的一条 3.1 组合电路的VHDL描述 3.1.4半加器及其VHDL描述 2. 标准逻辑矢量数据类型 STD_LOGIC_VECTOR定义为标准一维矢量数组，数组中每一个元素的数据类型都是标准逻辑位STD_LOGIC STD_LOGIC_VECTOR可表达电路中并列的多通道端口或节点，或者总线BUS STD_LOGIC_VECTOR，必须注明数组宽度，即位宽 3.并置操作符& 操作符&表示将操作数或数组合并起来形成新的数组矢量 3.1 组合电路的VHDL描述 3.1.5 1位二进制全加器及其VHDL描述 1位全加器由两个半加器和一个或门连接而成为了连接底层元件形成更高层次的电路设计结构，文件使用例化语句元件例化是VHDL设计实体构成自上而下层次化设计的一个重要途径 3.1 组合电路的VHDL描述 3.1.5 1位二进制全加器及其VHDL描述或门逻辑描述 3.1 组合电路的VHDL描述 3.1.5 1位二进制全加器及其VHDL描述 3.1 组合电路的VHDL描述 3.1.6 VHDL例化语句第一部分：元件定义语句将一个现成的设计实体定义为一个元件语句的功能是对待调用的元件作出调用声明端口名表需要列出该元件对外通信的各端口名元件定义语句必须放在结构体的ARCHITECTURE和BEGIN之间 3.1 组合电路的VHDL描述 3.1.6 VHDL例化语句第二部分：此元件与当前设计实体中元件间及端口的连接说明元件名为待调用的VHDL设计实体的实体名 PORT MAP：端口映射，端口连接端口名：元件定义语句中端口名表中已定义好的元件端口名连接端口名：顶层系统的端口名 3.2 基本时序电路的VHDL描述 3.2.1 D触发器的VHDL描述 最简单、最常用、最具有代表性的时序电路——D触发器，是现代数字系统设计的最基本的底层时序单元 JK和T触发器是由D触发器构建而来 3.2 基本时序电路的VHDL描述 3.2.1 D触发器的VHDL描述 1. 上升沿检测表达式和信号属性函数EVENT 关键词EVENT是信号属性函数，包含在STD_LOGIC_1164程序包中信号属性函数：用来获得信号行为信息的函数测定某信号的跳变情况 发生事件：信号在数据类型的取值范围内发生变化，从一种取值转变到另一种取值 3.2 基本时序电路的VHDL描述 3.2.1 D触发器的VHDL描述 2. 不完整条件语句与时序电路时钟信号CLK上升沿出现的情况更新Q1值 CLK没有发生变化，不满足IF语句条件 Q1值保持不变，存储功能 ※完整条件语句构成组合逻辑电路 ※不完整条件语句产生时序电路 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2.2 VHDL实现时序电路的不同表述 上升沿跳变 ‘LAST_VALUE’也属于信号属性函数，表示最近一次事件发生前的值 3.2 基本时序电路的VHDL描述 3.2.2 VHDL实现时序电路的不同表述 上升沿跳变 rising_edge()是VHDL在IEEE库中标准程序包STD_LOGIC_1164内预定义函数 3.2 基本时序电路的VHDL描述 3.2.2 VHDL实现时序电路的不同表述 下降沿跳变 CLK=‘0’ AND CLK`LAST_VALUE=‘1’ falling_edge() CLK`EVENT AND(CLK=‘0’) wait until语句不必列出敏感信号 3.2 基本时序电路的VHDL描述 3.2.2 VHDL实现时序电路的不同表述 上升沿跳变 3.2 基本时序电路的VHDL描述 3.2.2 VHDL实现时序电路的不同表述 电平触发寄存器当CLK处于高电平时，输出Q随D的变化而变化 CLK在低电平时Q保持数据不变 3.2 基本时序电路的VHDL描述 3.2.3 异步时序电路设计 多个进程语句构成没有单一主控时钟的时序电路，或不随主控制时钟同步变化应用范围小 3.3 计数器的VHDL设计 3.3 计数器的VHDL设计 3.3.1 4位二进制加法计数器设计 输入端口：计数时钟信号CLK，数据类型是二进制逻辑位BIT 输出端口：Q的端口模式BUFFER，数据类型定义为整数类型INTEGER VHDL规定加减法等算术操作符对应的操作数的数据类型只能是INTEGER（除非使用重载函数） 3.3 计数器的VHDL设计 3.3.2 整数类型 整数数据类型INTEGER的元素包含正整数、负整数和零使用整数时，VHDL综合器要求必须使用关键词RANGE构成句子整数的表达不加引号，逻辑位或二进制数据必须加引号自然数类型NATURAL是整数类型的子类型，包含0和正整数正整数类型POSITIVE是整数类型的子类型，比NATURAL少一个0 INTEGER，NATURAL，POSITIVE定义在VHDL标准程序包STANDARD中 3.3 计数器的VHDL设计 3.3.3 计数器的其他VHDL表达方式 3.3 计数器的VHDL设计 3.3.3 计数器的其他VHDL表达方式 运算符重载，赋予新的数据类型操作功能，允许不同数据类型间用此运算符进行运算 VHDL的IEEE库的STD_LOGIC_UNSIGNED程序包预定的操作符：加，减，乘，等于，大于等于，小于等于，大于，小于，不等于(/=)，逻辑与等 3.3 计数器的VHDL设计 3.3.3 计数器的其他VHDL表达方式完成加1操作的纯组合电路加法器 4位边沿触发方式锁存器，纯时序电路 3.3 计数器的VHDL设计 3.3.3 计数器的其他VHDL表达方式 Q数据格式是十六进制 ，是Q(3)， Q(2)， Q(1)， Q(0)，如十六进制数值A，即为1010 3.4 实用计数器的VHDL设计 3.4 实用计数器的VHDL设计 3.4 实用计数器的VHDL设计 1. 十进制计数器相关语法数据对象变量VARIABLE 变量VARIABLE赋值符号“：=” 功能主要用于数据的暂存信号SIGNAL 信号SIGNAL赋值符号“<=” 常量CONSTANT 3.4 实用计数器的VHDL设计 2. 程序分析进程语句包含两个独立的IF语句第一个IF语句是非完整条件语句，产生计数器的时序电路第二个IF语句产生一个纯组合逻辑的多路选择器电路中包含小于比较器，等于比较器，加1器，4位锁存器，2选1多路选择器 3.4 实用计数器的VHDL设计 2. 程序分析计数使能EN为高电平时允许计数，RST低电平时计数器被清零加哉信号LOAD是同步加载信号，在CLK上升沿处，将5加载于计数器，由5计数到9，出现第一个进位脉冲计数从7到8有毛刺信号，7（0111）到8（1000）逻辑变化最大，每一位都发生变化 3.4 实用计数器的VHDL设计 3. 时序模块中的同步控制信号和异步控制信号的构建 时序模块一些必需的控制信号：复位、使能、加载等异步控制信号：放在时钟边沿测试条件语句以外的控制信号同步控制信号：放在时钟边沿测试条件语句以内的控制信号 4. 另一种描述方式两个独立IF语句分别用两个独立的进程语句表达时序进程组合进程 第4章 Quartus II应用向导 4.1 基本设计流程 4.1.1 建立工作库文件夹和编辑设计文件 ⑴ 新建一个文件夹不同设计项目最好放在不同文件夹中同一工程的所有文件必须放在同一文件夹不要将文件夹设在计算机已有安装目录中不要建立在桌面上不要将其直接放在安装目录中文件夹名不要用中文文件夹名不要用数字 4.1 基本设计流程 4.1.1 建立工作库文件夹和编辑设计文件 ⑵ 输入源程序 File->New Design Files选择VHDL File 4.1 基本设计流程 ⑶ 文件存盘 File->Save as 存盘文件名应该与实体名一致 4.1 基本设计流程 4.1.2 创建工程 ⑴ 打开并建立新工程管理窗口 File->New Project Wizard 第一行：工程所在工作库文件夹第二行：工程的工程名第三行：当前工程顶层文件的实体名 4.1 基本设计流程 4.1.2 创建工程 ⑵ 将设计文件加入工程中 单击Add All按钮单击Add按钮 4.1 基本设计流程 4.1.2 创建工程 ⑶ 选择目标芯片 Device Family，选择Cyclone III系列具体芯片EP3C5E144C8 4.1 基本设计流程 4.1.2 创建工程 ⑷ 工具设置 EDA Tool Settings EDA design entry/synthesis tool选择输入HDL类型和综合工具 EDA simulation tool仿真工具 EDA timing analysis tool时序分析工具如果都不做选择，表示仅选择Quartus II自含的所有EDA设计工具 ⑸ 结束设置 4.1 基本设计流程 4.1.3 编译前设置 ⑴ 选择FPGA目标芯片 Assignments->Settings命令， 选择Category下的Device，选择目标芯片EP3C5E144C8 ⑵ 选择配置器件的工作方式单击Device and Pin Options，选择General，在options选择Auto-restart configuration after error复选框，FPGA配置失败后能自动重新配置 4.1 基本设计流程 4.1.3 编译前设置 ⑶ 选择配置器件和编程方式 Generate compressed bitstreams复选框选中配置器件EPCS4，配置模式Active Serial 4.1 基本设计流程 4.1.3 编译前设置 ⑷ 选择目标器件引脚端口状态双目标端口Dual-Purpose Pins，nCE0”Use as programming pin”改为”Use as regular I/O” ⑸ 选择确认VHDL语言版本 Analysis& Synthesis Settings下的VHDL Input项，选择VHDL-1993 4.1 基本设计流程 4.1.4 全程编译 Processing->Start Compilation 如显示错误，可双击，弹出对应层次VHDL文件，改错后再次编译直至排除所有错误发现多条错误，只需要检查和纠正最上面报出错误即可 4.1 基本设计流程 4.1.5 时序仿真 ⑴ 打开波形编辑器 File->New，选择Vector Waveform File 4.1 基本设计流程 4.1.5 时序仿真 ⑵ 设置仿真时间区域 Edit->End Time 通常设置时间范围在数十微秒间 ⑶ 波形文件存盘 4.1 基本设计流程 4.1.5 时序仿真 ⑷ 将工程的端口信号节点选入波形编辑器中 View->Utility Windows->Node Finder 4.1 基本设计流程 4.1.5 时序仿真 ⑷ 将工程的端口信号节点选入波形编辑器中 Filter下拉列表框选”Pins:all” 将端口节点拖到波形编辑窗口中仿真横坐标在数十微秒数量级 4.1 基本设计流程 4.1.5 时序仿真 ⑸ 编辑输入波形(输入激励信号) 单击时钟信号CLK，使之变成蓝色条，单击左列时钟设置键，时钟周期1微秒，占空比50 其它EN，LOAD，RST的波形 4.1 基本设计流程 4.1.5 时序仿真 ⑹ 总线数据格式设置和参数设置 4.1 基本设计流程 4.1.5 时序仿真 ⑹ 总线数据格式设置和参数设置 4.1 基本设计流程 4.1.5 时序仿真 ⑹ 总线数据格式设置和参数设置 4.1 基本设计流程 4.1.5 时序仿真 ⑺ 仿真器参数设置 Assignment->Settings Category->Simulator Settings Simulation mode，选择Timing 选择仿真激励文件CNT10.vwf 选中“Run simulation until all vector stimuli are used” 4.1 基本设计流程 4.1.5 时序仿真 ⑻ 启动仿真器 Processing->Start Simulation ⑼ 观察仿真结果 4.1 基本设计流程 4.1.5 时序仿真 ⑻ 启动仿真器 Processing->Start Simulation ⑼ 观察仿真结果 4.1 基本设计流程 4.1.6 应用RTL电路图观察器 硬件描述语言HDL－〉RTL电路图 Tools->Netlist Viewers 4.2 引脚设置与硬件验证 4.2 引脚设置与硬件验证 4.2 引脚设置与硬件验证 4.2.1 引脚锁定（1）打开CNT10工程（2）选择Assignments->Assignment Editor 命令，在Category 选择Locations （3）双击TO栏中new，选择Node Finder，单击List按钮，双击左栏需信号名如果直接用键作为时钟CLK，按下键输出0，不按键输出1 4.2 引脚设置与硬件验证 4.2 引脚设置与硬件验证 4.2 引脚设置与硬件验证 4.2.2 编译文件下载（1）打开编程窗和配置文件将适配板上的JTAG口和USB或并口通信线连接好，打开电源在工程管理窗口选择Tools->Programmer命令，弹出编程窗口。 Mode下拉列表有四种编程模式 JTAG(默认)， Passive Serial， Active Serial Programming和In-Socket Programming 4.2 引脚设置与硬件验证 4.2.2 编译文件下载（2）设置编程器单击Hardware Setup，弹出下载接口方式双击USB-Blaster(或ByteBlasterMV)，关闭对话框如Currently selected hardware右侧显示No Hardware，必须加入下载方式，单击Add Hardware 4.2 引脚设置与硬件验证 4.2.2 编译文件下载（2）设置编程器设定好下载模式，先删去SOF文件，单击Auto Detect按钮。测出板上FPGA型号。 4.2 引脚设置与硬件验证 4.2.2 编译文件下载（2）设置编程器向FPGA下载SOF文件前，选择打勾Program/Configure项。单击下载Start按钮，对目标器件FPGA配置下载操作当Progress显示100%以及在底部出现Configuration Succeeded时，编程成功。（3）硬件测试 4.5 原理图输入设计方法 4.5.1 层次化设计流程 1. 为本项工程设计建立文件夹文件夹名adder，路径d:\adder 2. 建立原理图文件工程和仿真 (1)打开原理图编辑窗 File->New， 选择Block Diagram/Schematic File 4.5 原理图输入设计方法 4.5.1 层次化设计流程 2. 建立原理图文件工程和仿真 (2)建立初始原理图编辑窗口任意位置右击，Insert->Symbol 或双击原理图编辑窗口 4.5 原理图输入设计方法 4.5.1 层次化设计流程 2. 建立原理图文件工程和仿真 (2)建立初始原理图左下Name栏键入输入引脚符号input 单击Symbol窗口OK按钮将元件调入原理图编辑窗口 4.5 原理图输入设计方法 4.5.1 层次化设计流程 2. 建立原理图文件工程和仿真 (3)原理图文件存盘 File->Save As 文件存于d:\adder 文件名h_adder.bdf (4)建立原理图文件为顶层设计的工程将h_adder.bdf设定为工程 4.5 原理图输入设计方法 4.5.1 层次化设计流程 2. 建立原理图文件工程和仿真 (5)绘制半加器原理图原理图编辑窗口，在name调入元件名and2，not，xnor和输出引脚output，单击拖动，连接好电路引脚PIN NAME双击，键入引脚名:a，b，co，so 4.5 原理图输入设计方法 4.5.1 层次化设计流程 2. 建立原理图文件工程和仿真 (6)仿真测试半加器全程编译仿真测试 4.5 原理图输入设计方法 4.5.1 层次化设计流程 3. 将设计项目设置成可调用的元件在半加器原理图文件h_adder.bdf处于打开的情况，选择File->Create/Update->Create Symbol Files for Current File 4.5 原理图输入设计方法 4.5.1 层次化设计流程 4. 设计全加器顶层文件 (1)打开原理图编辑窗 File->New， 选择Block Diagram/Schematic File （2）建立工程（3）存盘，文件名f_adder.bdf 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 第5章 VHDL设计进阶 5.1 数 据 对 象 5.1.1 常数全局性：恒定不变，一旦定义，不再改变一般表述： 例子 要求常量数据类型必须与表达式的数据类型一致 5.1 数 据 对 象 5.1.2 变量局部量，只能在进程和子程序中使用定义变量的表述方式 变量赋值的表述方式 变量赋值符号“：＝” 表达式必须与目标变量名具有相同的数据类型表达式可以是数值，也可以是运算表达式 5.1 数 据 对 象 5.1.3 信号描述硬件系统的基本数据对象定义格式 初始值不是必需全局性特征使用范围：实体，结构体和程序包，进程中只能将信号列入敏感表，不能将变量列入敏感表信号赋值语句表达式 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.2 VHDL设计实例及其语法内涵 5.2.1 含同步并行预置功能的8位移位寄存器设计 5.2 VHDL设计实例及其语法内涵 5.2.1 含同步并行预置功能的8位移位寄存器设计信号端口： CLK:移位时钟信号 DIN:8位并行预置数据端口 LOAD:并行数据预置使能信号 QB:串行输出端口 DOUT:移位并行输出电路工作原理：当CLK上升沿到来时进程被启动如果预置使能LOAD为高电平，装载新数据 REG 8<＝ DIN 如果LOAD低电平，右移 REG8(6 DOWNTO 0)<= REG8(7 DOWNTO 1) 上一时钟周期移位寄存器中最低位，向QB输出 QB<=REG8(0) 5.2 VHDL设计实例及其语法内涵 5.2.1 含同步并行预置功能的8位移位寄存器设计注意：串行移空最高位始终由最初并行预置数的最高位填补 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2.7 双边沿触发时序电路设计讨论 VHDL不允许对同一信号在时钟两个边沿进行数据赋值，无论是同一进程还是不同进程 5.3 顺序语句归纳 5.3.1 进程语句格式 每一个PROCESS语句结构可以赋予一个进程标号进程说明部分定义该进程所需的局部数据环境顺序描述语句描述该进程的行为进程标号不是必需的，敏感表旁的[IS]也不是必需的 5.3 顺序语句归纳 5.3.2 进程结构组成 进程说明部分定义一些局部量，可包括数据类型、常数、变量、属性、子程序等不允许定义信号顺序描述语句信号赋值语句变量赋值语句 进程启动语句:没有敏感量时，通过WAIT启动进程子程序调用语句：已定义的过程和函数进行调用并参与计算顺序描述语句：IF，CASE，LOOP 进程跳出语句：NEXT，EXIT 敏感信号参数表 5.3 顺序语句归纳 5.3.3 进程要点 1. PROCESS为一无限循环语句进程两种运行状态：执行状态和等待状态 2. 进程中的顺序语句具有明显的顺序和并行双重性 同一PROCESS中，10条和1000条语句的执行时间一样 5.3 顺序语句归纳 5.3.3 进程要点 3. 进程语句本身是并行语句 5.3 顺序语句归纳 5.3.3 进程要点 4. 信号可以是多个进程间的通信线信号具有全局性任何一个进程的说明部分不允许定义信号 5. 一个进程中只允许描述对应于一个时钟信号的同步时序逻辑 异步时序逻辑或多时钟同步必须由多个进程表达 5.4 并行赋值语句讨论 5.5 IF语句概述四种IF语句第一种：非完整条件语句，产生时序电路 第二种：完整条件语句，产生组合电路 5.5 IF语句概述四种IF语句第三种：多重IF嵌套条件语句，时序、组合、混合 第四种 5.5 IF语句概述 IF语句说明： IF语句至少应有一个条件句条件句可以是一个BOOLEAN类型的标识符，或是判别表达式判断结果数据类型BOOLEAN，是TRUE或FALSE 5.5 IF语句概述 5.5 IF语句概述 5.5 IF语句概述 EDA技术实用教程第9章 VHDL结构与要素 9.1 实 体 9.1 实 体 9.1 实 体 9.1 实 体 9.1 实 体 9.1 实 体 9.1 实 体 9.1 实 体 9.2 结 构 体 9.2 结 构 体 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.4 VHDL库 9.4 VHDL库 9.5 VHDL程序包 9.5 VHDL程序包 9.5 VHDL程序包 9.5 VHDL程序包 9.6 配　置 9.7 VHDL文字规则 9.7 VHDL文字规则 9.7 VHDL文字规则 9.7 VHDL文字规则 9.8 数 据 类 型 9.8 数 据 类 型 9.8 数 据 类 型 9.8 数 据 类 型 9.8 数 据 类 型 9.8 数 据 类 型 9.8 数 据 类 型 9.8 数 据 类 型 9.8 数 据 类 型 9.8 数 据 类 型 9.8 数 据 类 型 9.8 数 据 类 型 9.8 数 据 类 型 9.8 数 据 类 型 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 EDA技术实用教程第10章 VHDL基本语句 10.1 顺 序 语 句顺序语句特点：执行顺序与书写顺序一致顺序语句只能出现在进程和子程序中 VHDL有六类基本顺序语句赋值语句流程控制语句等待语句子程序调用语句返回语句空操作语句 10.1 顺 序 语 句 10.1.1 赋值语句功能：将一个值或一个表达式的运算结果传递给某一数据对象分类：信号赋值语句、变量赋值语句构成：赋值目标、赋值符号（信号、变量）、赋值源赋值目标与赋值源的数据类型一致变量赋值与信号赋值区别：变量赋值——局部特性信号赋值——全局特性 10.1 顺 序 语 句 10.1.2 IF语句四种基本IF语句 10.1.3 CASE语句一般表达式 选择值不同表达方式单个普通数值数值选择范围并列数值混合方式 10.1 顺 序 语 句 10.1 顺 序 语 句 10.1.4 LOOP语句执行次数由设定的循环参数决定除了FOR LOOP以外，还有WHILE LOOP 10.1 顺 序 语 句 10.1.5 NEXT语句用在LOOP语句执行中有条件或无条件的转向控制 第一种：无条件终止当前循环，回到本次循环LOOP处，开始下次循环第二种：多重LOOP语句时，跳转到指定标号的LOOP语句第三种：如果条件表达式值为TRUE，执行NEXT语句，否则继续向下执行 10.1 顺 序 语 句 10.1 顺 序 语 句 10.1 顺 序 语 句 10.1.6 EXIT语句 语句格式三种： 与NEXT语句的区别 NEXT语句转向LOOP语句起始点 EXIT语句转向LOOP语句的终点 10.1 顺 序 语 句 10.1 顺 序 语 句 10.1.7 WAIT语句 在进程中，执行WAIT语句，运行程序被挂起，直到满足结束挂起条件，重新开始执行进程四种不同语句格式 第一种：永远挂起第二种：敏感信号等待语句，敏感信号发生变化，启动进程（已列出敏感量的进程中不能使用任何形式WAIT语句） 10.1 顺 序 语 句 10.1 顺 序 语 句 10.1.7 WAIT语句 四种不同语句格式第三种：条件等待语句满足条件表达式中所含信号发生改变满足信号改变后，满足WAIT语句所设条件 10.1 顺 序 语 句 10.1 顺 序 语 句 10.1 顺 序 语 句 10.1 顺 序 语 句 10.1 顺 序 语 句 10.1.7 WAIT语句 四种不同语句格式第四种：超时等待语句时间段内，进程挂起超过时间段，进程恢复执行 10.1 顺 序 语 句 10.1 顺 序 语 句 10.1 顺 序 语 句 10.1 顺 序 语 句 10.1 顺 序 语 句 10.1.9 RETURN语句两种格式 第一种：只能用于过程，不返回任何值第二种：只能用于函数，必须返回一个值 10.1 顺 序 语 句 10.1 顺 序 语 句 10.1 顺 序 语 句 10.1.10 NULL语句空操作语句格式 不完成任何操作常用于CASE语句，用于排除不用的条件 10.2 VHDL并行语句并行语句在执行顺序平等，与书写顺序无关并行语句内部的语句两种方式并行执行方式顺序执行方式结构体中可综合的并行语句有七种 10.2 VHDL并行语句并行语句在结构体中的使用格式 10.2.1 并行信号赋值语句并行信号赋值语句三种形式简单信号赋值语句条件信号赋值语句选择信号赋值语句 10.2 VHDL并行语句 10.2.1 并行信号赋值语句 1. 简单信号赋值语句 赋值目标的数据对象必须是信号数据类型必须与赋值符号右边表达式的数据类型一致 10.2 VHDL并行语句 10.2.1 并行信号赋值语句 2. 条件信号赋值语句 条件信号赋值语句每一个赋值条件按先后顺序测定赋值条件的数据类型是布尔量，为真时满足赋值条件最后一项表达式可以不跟条件子句，表示以上各条件都不满足时，将表达式赋值给目标信号 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2.1 并行信号赋值语句 3. 选择信号赋值语句 10.2 VHDL并行语句 10.2.1 并行信号赋值语句 3. 选择信号赋值语句关键词WITH旁边的选择表达式为敏感量选择表达式值变化 时，启动此语句对各子句的选择值进行测试对比发现满足条件的子句时，将此子句表达式中的值赋值给目标信号不允许条件重叠现象，不允许存在条件涵盖不全情况未能覆盖所有条件选择，末尾加上WHEN OTHERS 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2.2 块语句块语句表达格式 BLOCK前面必须设置块标号，结尾END BLOCK标号不是必需 10.2 VHDL并行语句 10.2.2 块语句接口说明部分，包含PORT，GENERIC，PORT MAP，GENERIC MAP引导的接口说明语句类属说明部分主要有：USE语句，子程序，数据类型，子类型，常数，信号和元件 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2.3 并行过程调用语句并行过程调用语句格式过程名（关联参量名） 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2.4 元件例化语句 由两部分组成元件定义语句元件例化语句 10.2 VHDL并行语句 10.2.4 元件例化语句 由两部分组成元件定义语句类属表：列出端口的数据类型和参数端口名表：列出对外通信的各端口名元件例化语句 PORT MAP 端口映射 10.2 VHDL并行语句 10.2.5 生成语句 作用：利用生成语句复制一组完全相同的元件或电路生成语句格式 10.2 VHDL并行语句 10.2.5 生成语句组成部分生成方式：FOR语句或IF语句结构，规定复制方式说明部分：元件数据类型，子程序，数据对象并行语句：元件，进程语句，块语句，并行过程调用语句，并行赋值语句标号 ：并非必需 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2.6 REPORT语句 VHDL仿真中，REPORT语句报告有关信息的语句，提高可读性由条件语句的布尔表达式判断是否给出信息报告格式 REPORT <字符串>； 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2.7 断言语句 VHDL中断言语句用于程序调试断言语句书写格式 断言语句ASSERT的条件表达式是布尔表达式布尔量为真，跳过下两个子句；布尔量为假，表示出错报告错误信息子句REPORT 由SEVERITY子句根据出错情况指出错误等级 10.2 VHDL并行语句 10.2 VHDL并行语句 10.2 VHDL并行语句 10.3 属性描述与定义语句 10.3 属性描述与定义语句 10.3 属性描述与定义语句 10.3 属性描述与定义语句 10.3 属性描述与定义语句WAE红软基地

eda软件PPT：这是一个关于eda软件PPT，包括了本课程安排、课堂教学内容、教学目的，实验教学内容及要求、实验教学目的，EDA技术及其发展，传统设计方法和 EDA方法的区别，EDA技术的主要内容，EDA软件系统的构成，EDA的工程设计流程等内容，本课程安排： 学时：48学时（课堂教学40学时，上机实验8学时）一、传统设计方法：自下而上（Bottom - up)的设计方， 是以固定功能元件为基础，基于电路板的设计方法。 二、 EDA方法：自上而下（Top - Down)的设计方法。其方案验证与设计、系统逻辑综合、布局布线、性能仿真、器件编程等均由 EDA工具一体化完成。 三、传统方法与EDA方法比较： FPGA：Field Programmable Gates Array CPLD：Complex Programmable Logic Device 主流公司：Xilinx、Altera、Lattice FPGA/CPLD 显著优点： 开发周期短、投资风险小、产品上市速 度快、市场适应能力强、硬件修改升级方便。 CPLD/FPGA开发应用选择 VHDL：IEEE标准，系统级抽象描述能力较强。 Verilog: IEEE标准，门级开关电路描述能力 较强。ABEL: 系统级抽象描述能力差，适合于门级 电路描述。EDA开发工具分为： 集成化的开发系统: 特定功能的开发软件：综合软件 仿真软件 四、实验开发系统 一、设计输入子模块 用图形编辑器、文本编辑器作设计描述，完成语义正确性、语法规则的检查。二、设计数据库子模块 系统的库单元、用户的设计描述、中间设计结果，欢迎点击下载eda软件PPT哦。